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Micron Document

<!DOCTYPE html>

<title>Simultaneous Multithreading</title>

</head>

<h1 id="firstHeading" class="firstHeading mw-first-heading"><span class="mw-page-title-main">Simultaneous Multithreading</span></h1>

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</div>

<p>Der Begriff <b>Simultaneous Multithreading</b> (kurz <b>SMT</b>; <a href="Deutsche_Sprache" title="Deutsche Sprache">deutsch</a> etwa „simultaner Mehrfadenbetrieb“) bezeichnet die Fähigkeit eines <a href="Mikroprozessor" title="Mikroprozessor">Mikroprozessors</a>, mittels getrennter <a href="Pipeline_(Prozessor)" title="Pipeline (Prozessor)">Pipelines</a> und/oder zusätzlicher <a href="Registersatz" title="Registersatz">Registersätze</a> mehrere <a href="Thread_(Informatik)" title="Thread (Informatik)">Threads</a> gleichzeitig auszuführen. Hiermit stellt SMT eine Form des <a href="Hardwareseitiges_Multithreading" title="Hardwareseitiges Multithreading">hardwareseitigen Multithreadings</a> dar.

</p><p>Die derzeit wohl bekannteste Form des SMT ist <a href="Intel" title="Intel">Intels</a> <a href="Hyper-Threading" title="Hyper-Threading">Hyper-Threading-Technik</a> (HTT) für <a href="Intel_Pentium_4" title="Intel Pentium 4">Pentium 4</a>, <a href="Intel_Xeon_(NetBurst)" title="Intel Xeon (NetBurst)">Xeon</a>, <a href="Intel_Atom" title="Intel Atom">Atom</a> und <a href="Intel-Core-i-Serie" title="Intel-Core-i-Serie">Core i</a> und neuer, aber auch Prozessoren anderer Hersteller verfügen über SMT, z. B. <a href="Cell_(Prozessor)" title="Cell (Prozessor)">Cell</a>, <a href="Power-Architektur" title="Power-Architektur">Power</a> ab <a href="Power-Architektur#Power5" title="Power-Architektur">POWER5</a> und <a href="Power-Architektur#Power5" title="Power-Architektur">POWER6</a> von <a href="IBM" title="IBM">IBM</a> und die Prozessorserien von <a href="AMD" title="AMD">AMD</a> ab der <a href="Zen_(Mikroarchitektur)" title="Zen (Mikroarchitektur)">Zen</a>-Architektur, Ryzen und EPYC.

</p><p>SMT wurde in den 1990er Jahren unter anderem von <a href="Hank_Levy_(Informatiker)" title="Hank Levy (Informatiker)">Hank Levy</a> und <a href="Susan_Eggers" title="Susan Eggers">Susan Eggers</a> entwickelt. Eggers erhielt vor allem dafür 2018 den <a href="Eckert-Mauchly_Award" title="Eckert-Mauchly Award">Eckert-Mauchly Award</a>. In der Würdigung für Eggers der <a href="IEEE_Computer_Society" title="IEEE Computer Society">IEEE Computer Society</a> wurde SMT als bedeutendster Beitrag zur Computerarchitektur der letzten 30 Jahre bezeichnet.<sup id="cite_ref-1" class="reference"><a href="#cite_note-1"><span class="cite-bracket">[</span>1<span class="cite-bracket">]</span></a></sup>

</p>

<div class="mw-heading mw-heading2"><h2 id="Funktionsweise">Funktionsweise</h2></div>

<p>Ziel von SMT ist es, die bereits aufgrund der <a href="Pipeline_(Prozessor)" title="Pipeline (Prozessor)">Pipeline-Architektur</a> redundant vorhandenen Ressourcen eines Prozessors noch besser auszulasten, als dies bei der Pipeline-Architektur ohnehin möglich ist. Die Pipeline-Architektur arbeitet nur Befehle innerhalb eines Threads ab. Dadurch kann sie nur solche Befehle parallelisieren, die innerhalb eines Threads unabhängig voneinander sind.

</p>

<div class="mw-heading mw-heading3"><h3 id="Beispiel_für_Zweifach-SMT"><span id="Beispiel_f.C3.BCr_Zweifach-SMT"></span>Beispiel für Zweifach-SMT</h3></div>

<p>Die folgenden Pipelinestufen und 2 Threads sind gegeben (IF = Instruction Fetch, ID = Instruction Decoding, OF = Operand Fetch, EX = Execution, WB = Write Back):

</p>

<caption>Pipeline

</caption>

<td>WB

</td></tr></tbody></table>

<caption>Thread 1

</caption>

<td>

</pre></div>

</td></tr></tbody></table>

<caption>Thread 2

</caption>

<td>

</pre></div>

</td></tr></tbody></table>

<p>Out-of-Order-Issue und Out-of-Order-Completion

2 Befehle je Takt

Bei einer <a href="Datenabh%C3%A4ngigkeit" title="Datenabhängigkeit">Datenabhängigkeit</a> fällt die erste EX-Phase des abhängigen Befehls mit der WB-Phase des vorherigen Befehls zusammen.

</p><p>2 Integereinheiten EX1, EX2<br>

1 Sprungeinheit EX1, EX2<br>

1 Storeeinheit EX1, EX2<br>

1 Load-Einheit EX1, EX2, EX3 EX4

</p><p>Bei unbedingten Sprüngen ist das Holen des Zielbefehls (IF) nach der ID-Phase erlaubt. Bedingte Sprünge müssen im Falle eines Sprunges die EX2-Phase abarbeiten, bevor die Zielanweisung geladen werden kann. Wenn der Sprung nicht ausgeführt wurde, kann der Befehl parallel zur EX2-Phase wieder aufgenommen werden.

</p>

<td>Takte</td>

<td>

</td></tr>

<tr>

<td>

</td></tr>

<tr>

<td>

</td></tr>

<tr>

<td>

</td></tr>

<tr>

<td>

</td></tr>

<tr>

<td>

</td></tr>

<tr>

<td>

</td></tr>

<tr>

<td>

</td></tr>

<tr>

<td>

</td></tr>

<tr>

<td>

</td></tr>

<tr>

<td>Kein Sprung zu j1

</td></tr>

<tr>

<td>

</td></tr></tbody></table>

<div class="mw-heading mw-heading2"><h2 id="Anwendungsgebiete">Anwendungsgebiete</h2></div>

<p>Simultaneous Multithreading stellt eine kostengünstige, wenn auch wesentlich leistungsärmere Alternative zu <a href="Multicore-Prozessor" class="mw-redirect" title="Multicore-Prozessor">Multicore-Prozessoren</a> dar. Die Leistung eines SMT-Prozessors lässt sich allerdings nur dann effektiv nutzen, wenn mehrere parallel zu verarbeitende Aufgaben durchzuführen sind, die durch das <a href="Betriebssystem" title="Betriebssystem">Betriebssystem</a>, den <a href="Programmierer" class="mw-redirect" title="Programmierer">Programmierer</a> oder den <a href="Compiler" title="Compiler">Compiler</a> auch derart gestaltet wurden, dass sie weitgehend parallel ausführbar sind. Bei vielen modernen Anwendungen ist dies seit einigen Jahren der Fall.

</p>

<div class="mw-heading mw-heading2"><h2 id="Abgrenzung">Abgrenzung</h2></div>

<p>Das Simultaneous Multithreading ist also zwischen Pipeline-Architektur und Mehrkern-Architektur anzusiedeln.

</p>

<div class="mw-heading mw-heading3"><h3 id="Abgrenzung_zur_Pipeline-Architektur/Superskalarität"><span id="Abgrenzung_zur_Pipeline-Architektur.2FSuperskalarit.C3.A4t"></span>Abgrenzung zur Pipeline-Architektur/Superskalarität</h3></div>

<p>Von der <a href="Pipeline_(Prozessor)" title="Pipeline (Prozessor)">Pipeline-Architektur</a> unterscheidet sich SMT dadurch, dass die Ausführung mehrerer Threads gleichzeitig möglich ist. Nicht nur Datenverarbeitungseinheiten des Prozessors wie <a href="Arithmetisch-logische_Einheit" title="Arithmetisch-logische Einheit">ALU</a> und <a href="Floating_Point_Unit" class="mw-redirect" title="Floating Point Unit">FPU</a> werden repliziert, sondern auch der <a href="Registersatz" title="Registersatz">Registersatz</a> und die <a href="Befehlsdekodierung" title="Befehlsdekodierung">Befehlsdekodierung</a>. Gegenüber dem System erscheint eine SMT-CPU meist wie mehrere unabhängige Prozessoren.

</p><p>Die Pipeline-Architektur führt Befehle desselben Programms <a href="Parallele_Programmierung" title="Parallele Programmierung">parallel</a> aus, falls möglich. Ist es aufgrund von Abhängigkeiten nicht möglich, werden sie sequenziell ausgeführt. SMT führt die Befehle zweier oder mehrerer Threads (aus einem oder mehreren Programmen) parallel aus, falls möglich. Wenn nicht, werden sie abwechselnd ausgeführt. (Dies kann als „<a href="Superskalarit%C3%A4t" title="Superskalarität">Superskalarität</a> über mehrere Threads“ bezeichnet werden.)

</p><p>Beide Konzepte versuchen also, durch Parallelisierung der Befehlsverarbeitung, die verschiedenen Einheiten einer CPU besser auszulasten und so Programme schneller zu verarbeiten, ohne die Taktfrequenz oder die Anzahl der befehlsausführenden Einheiten zu erhöhen, wobei der Parallelisierungsgrad bei SMT höher oder gleich, aber nie geringer als der der Pipeline-Architektur ist.

</p>

<div class="mw-heading mw-heading3"><h3 id="Abgrenzung_zur_Mehrkern-Architektur">Abgrenzung zur Mehrkern-Architektur</h3></div>

<p>Von der <a href="Multicore-Prozessor" class="mw-redirect" title="Multicore-Prozessor">Multicore</a>-Architektur unterscheidet sich SMT dadurch, dass die dem System gemeldeten Prozessoren einer SMT-CPU keine unabhängigen Prozessoren sind. Bei SMT teilen sich die virtuellen Prozessoren den Zugriff auf dieselben Datenverarbeitungseinheiten (<a href="Arithmetisch-logische_Einheit" title="Arithmetisch-logische Einheit">ALU</a>/<a href="Floating_Point_Unit" class="mw-redirect" title="Floating Point Unit">FPU</a>), während im Mehrkernprozessor jeder Kern seine eigene Datenverarbeitungseinheit besitzt.

</p><p>Sowohl ein SMT-Prozessor mit zwei Threads als auch ein Doppelkern-Prozessor erscheinen gegenüber dem System als zwei Prozessoren. Jedoch handelt es sich bei einem Doppelkern-Prozessor um zwei tatsächlich unabhängige und dementsprechend schnelle Prozessoren, während es sich bei SMT um einen Prozessor mit zwei oder mehr Hardware-Threads handelt.

</p>

<div class="mw-heading mw-heading2"><h2 id="Prozessoren_mit_SMT">Prozessoren mit SMT</h2></div>

<ul><li><a href="Intel" title="Intel">Intel</a> <a href="X86-Prozessor" title="X86-Prozessor">x86</a>

<ul><li><a href="Intel_Pentium_4" title="Intel Pentium 4">Intel Pentium 4</a> (<a href="Hyper-Threading" title="Hyper-Threading">Hyper-Threading</a>)</li>

<li><a href="Intel_Xeon" title="Intel Xeon">Intel Xeon</a> (<a href="Hyper-Threading" title="Hyper-Threading">Hyper-Threading</a>)</li>

<li><a href="Intel_Atom" title="Intel Atom">Intel Atom</a> (<a href="Hyper-Threading" title="Hyper-Threading">Hyper-Threading</a>)</li>

<li>ab der <a href="Intel-Nehalem-Mikroarchitektur" title="Intel-Nehalem-Mikroarchitektur">Nehalem-Mikroarchitektur</a>: <a href="Intel-Core-i-Serie" title="Intel-Core-i-Serie">Intel-Core-i-Serie</a>

<ul><li><a href="Intel_Core_i3" class="mw-redirect" title="Intel Core i3">Intel Core i3</a> (außer 8-Gen)</li>

<li><a href="Intel_Core_i5" class="mw-redirect" title="Intel Core i5">Intel Core i5</a> (außer Quadcore-Modelle des i5)</li>

<li><a href="Intel_Core_i7" class="mw-redirect" title="Intel Core i7">Intel Core i7</a></li>

<li><a href="Intel_Core_i9" class="mw-redirect" title="Intel Core i9">Intel Core i9</a></li></ul></li></ul></li>

<li><a href="Power-Architektur" title="Power-Architektur">Power-Architektur</a>, <a href="IBM" title="IBM">IBM</a> und Partner

<li>ab IBM <a href="Power-Architektur#Power5" title="Power-Architektur">Power5</a></li></ul></li>

<li><a href="SPARC-Architektur" title="SPARC-Architektur">SPARC-Architektur</a>, ursprünglich <a href="Sun_Microsystems" title="Sun Microsystems">Sun</a>

<ul><li>Sun UltraSPARC T1</li>

<li>Sun UltraSPARC T2</li>

<ul><li>ab der <a href="Zen_(Mikroarchitektur)" title="Zen (Mikroarchitektur)">Zen-Mikroarchitektur</a>

<ul><li><a href="AMD_Ryzen" class="mw-redirect" title="AMD Ryzen">AMD Ryzen</a></li>

<div class="mw-heading mw-heading2"><h2 id="Siehe_auch">Siehe auch</h2></div>

<ul><li><a href="Hardwareseitiges_Multithreading" title="Hardwareseitiges Multithreading">hardwareseitiges Multithreading</a></li>

<li><a href="Hyper-Threading" title="Hyper-Threading">Hyper-Threading</a></li>

<li><a href="Nebenl%C3%A4ufigkeit" title="Nebenläufigkeit">Nebenläufigkeit</a></li>

<li><a href="Parallele_Programmierung" title="Parallele Programmierung">Parallelisierung</a></li>

<li><a href="Pipeline_(Prozessor)" title="Pipeline (Prozessor)">Pipeline (Prozessor)</a></li>

<li><a href="Multicore-Prozessor" class="mw-redirect" title="Multicore-Prozessor">Multicore-Prozessor</a></li></ul>

<div class="mw-heading mw-heading2"><h2 id="Einzelnachweise">Einzelnachweise</h2></div>

<li id="cite_note-1"><span class="mw-cite-backlink"><a href="#cite_ref-1">↑</a></span> <span class="reference-text"><a rel="nofollow" class="external text" href="https://www.prnewswire.com/news-releases/susan-eggers-first-woman-to-receive-highly-prestigious-computer-architecture-award-300659499.html">Susan Eggers First Woman to Receive Highly Prestigious Computer Architecture Award</a>, PR Newswire, 5. Juni 2018</span>

</li>

</ol>

<div>

Normdaten (Sachbegriff): <a href="Gemeinsame_Normdatei" title="Gemeinsame Normdatei">GND</a>: <span class="-print"><a rel="nofollow" class="external text" href="https://d-nb.info/gnd/4803254-2">4803254-2</a></span> </div>

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